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                  飛利浦員工筆試

                  發布時間:2011/8/15

                  試題及答案:

                  1.用邏輯門和 cmos 電路實現 ab cd。
                  2.用一個二選一 mux 和一個 inv 實現異或。
                  3.給了 reg 的 setup 和 hold 時間,求中間組合邏輯的 delay 范圍。
                  4.如何解決亞穩態。
                  5.用 Verilog/VHDL 寫一個 fifo 控制器。
                  6.用 Verilog/VDDL 檢測 stream 中的特定字

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                  飛利浦員工筆試

                  發布時間:2011/8/15

                  試題及答案:

                  不知道是否所有職位都做相同的 on-line test,這里和大家分享一下我的網上測試吧,希望對準備做測試的同學們有所幫助。最近逐漸體會到了找工作的艱辛,大家都不容易,一起加油努力吧!!!
                  (1)首先,最好能在網絡條件、計算機條件較好較穩定,且環境比較安靜(不要分散注意力)的地方準備進行測試。因為測試是限時的,而且時間比較緊,一旦進入測試環節,倒計時就開始了,要全力以赴答題才可能完成。(注:網速不影響時間,SHL 將測試傳到本地機,做完后上傳,所以計算機不死機,網絡不斷網就行了)
                  (2)登錄 SHL 后,先簡要填寫個人信息,比如國籍等(英文,也有法語、德語或其他語種可選,無中文可選);
                  [全文……]

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                  飛利浦員工筆試

                  發布時間:2011/8/15

                  試題及答案:

                  剛做完 SHL,兩個都選中文,都提前答完。
                  Verbal 肯定是英語水平好的話選英文好,因為中文容易誤解題意,不過英文的 verbal 我還是有點怕,只有選中文用英文的感覺來讀。選英文的話難度跟 KPMG 的 verbal 相同,也就是 SHL 試做的水平。
                  Numerical 是跟瑞銀相同的題目,因為之前申 UBS 載過論壇的一套題做過了,加上申的過程,等于做了兩遍。這種 numerical 的題目難度是比 SHL 試做的水平,也就是 KPMG 筆試的難度低一個檔次的,相信大家去載 UBS 的題源看兩遍,都能做好。加上做飛利浦的題目可以選中文,我提前了差不多 7 分鐘交卷(沒辦法,又不能[全文……]

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                  飛利浦員工筆試

                  發布時間:2011/5/14

                  試題及答案:

                  1,用邏輯們和cmos電路實現ab cd
                  2. 用一個二選一mux和一個inv實現異或
                  3. 給了reg的setup,hold時間,求中間組合邏輯的delay范圍。 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前,數據穩定不變的時間。輸入信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片,這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器,只有在下一個時鐘上升沿,數據才能被打入觸發器。 保持時間是指觸發器的時鐘信號上升沿到來以后,數據穩定不變的時間。時hold [全文……]

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